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ATLASトリガー回路開発用テストベンチ

回路開発用テストベンチ @ 京大 160号室

  • 配置・配線図
  • PT6 firmware

回路開発用テストベンチ @KEK 南実験準備棟

Run-1 の TGC Sector-Logicに関する資料

  • Verilog VHDLの内容の解析・解説
    • Main Logic (安定バージョン:0x11) SVN verilog_main_logic
    • Glink Monitor (Latest version:0x004) SVN
    • CPLD SVN (NoVersionブランチのものが使われている)

ソフトウエア:解説

マニュアル

activity log

  • 2013.06:SL firmware test ( burst stopper , EI/FI coincidence )
testbench.1424690601.txt.gz · 最終更新: 2015/02/23 11:23 by kyotoatlas
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