https://www-he.scphys.kyoto-u.ac.jp/research/ATLAS/dokuwiki/ 2026-05-15T11:57:39+00:00 https://www-he.scphys.kyoto-u.ac.jp/research/ATLAS/dokuwiki/ https://www-he.scphys.kyoto-u.ac.jp/research/ATLAS/dokuwiki/lib/tpl/arctic/images/favicon.ico text/html 2019-02-15T09:07:14+00:00 Anonymous (anonymous@undisclosed.example.com) https://www-he.scphys.kyoto-u.ac.jp/research/ATLAS/dokuwiki/doku.php?id=testbench:how_to_use_vivado&rev=1550221634&do=diff Constraint File(制約ファイル)とは? * Vivadoを用いてFPGAの設計をするときにはVivadoに対してpinとHDLで用いるinput,outputの対応関係を教える必要がある。 * Constraint fileの拡張子は.xdcで、自分で回路図を見ながら作ることもできるが以下のURLからダウンロードするのが楽。 text/html 2019-02-15T09:07:13+00:00 Anonymous (anonymous@undisclosed.example.com) https://www-he.scphys.kyoto-u.ac.jp/research/ATLAS/dokuwiki/doku.php?id=testbench:installation_of_vivado&rev=1550221633&do=diff Vivadoとは? * FPGAを設計する際、論理合成・配置配線を行うためのツール * 無償版と有償版があるが、高エネでは毎年ソフトウェアライセンスを運営費で購入しているのでライセンスを発行してもらう。 text/html 2019-02-15T09:07:13+00:00 Anonymous (anonymous@undisclosed.example.com) https://www-he.scphys.kyoto-u.ac.jp/research/ATLAS/dokuwiki/doku.php?id=testbench:introduction_to_verilog_hdl&rev=1550221633&do=diff Verilog HDL 入門 Verilog の文法については入門書・各種サイトを参照してください。 ここでは、実際に ATLAS TGC グループで作成した PT6 ボードを「動かせる」ようになることを目指します。 特に、C/C++ などのプログラミング言語はある程度使えるが、HDL についての知識が無い人が対象です。 また、内容は個人的な理解に基づくもので、間違いを含む可能性があります。 text/html 2019-02-15T09:07:13+00:00 Anonymous (anonymous@undisclosed.example.com) https://www-he.scphys.kyoto-u.ac.jp/research/ATLAS/dokuwiki/doku.php?id=testbench:kek_software&rev=1550221633&do=diff Sector Logic directory elec21:/home/tashiro/ws/sltest-tashiro/SL_command/share Control SL : ./sl (read usage) configure chips: ./conf.sh input check : ./glinkinputtest.sh Star Switch directory elec21: /home/tashiro/ws/sltest-tashiro/SSW_command/ text/html 2019-02-15T09:07:13+00:00 Anonymous (anonymous@undisclosed.example.com) https://www-he.scphys.kyoto-u.ac.jp/research/ATLAS/dokuwiki/doku.php?id=testbench:simplify_installation&rev=1550221633&do=diff Ordered List Itemユーザ登録 * <https://sso.synopsys.com/idp/Authn/UserPassword> へ * <http://www.synopsys.co.jp/PDF_files/nur_info/solvnet-info.pdf>　に従って登録 download * 登録したユーザでlogin -> Downloadページ へ * (1)最新版symplify proをDownload ->install (例:ver 201109-1 なら、fpga2001109-1というアプリケーションファイルをdownloadして実行) text/html 2019-02-15T09:07:13+00:00 Anonymous (anonymous@undisclosed.example.com) https://www-he.scphys.kyoto-u.ac.jp/research/ATLAS/dokuwiki/doku.php?id=testbench:software_kek&rev=1550221633&do=diff software KEKのテストベンチで使用しているマシンは3台(2013.7.24現在) elec20 : windowsXP（ISE9.2iでHDLの編集をする際に使用） elec21 : linux（SL, SSWの操作をする） elec22 : linux（PPG, Interrupt Register, PT5, TTCの操作をする） text/html 2019-02-15T09:07:13+00:00 Anonymous (anonymous@undisclosed.example.com) https://www-he.scphys.kyoto-u.ac.jp/research/ATLAS/dokuwiki/doku.php?id=testbench:software_kyoto&rev=1550221633&do=diff 京都 SL テストベンチ アドレス表 ボード PC アドレス幅 アドレス SL Endcap kuatl002 12 bit 0x0fe Interrupt register kuatl002 12 bit 0x060 NPM text/html 2019-02-15T09:07:13+00:00 Anonymous (anonymous@undisclosed.example.com) https://www-he.scphys.kyoto-u.ac.jp/research/ATLAS/dokuwiki/doku.php?id=testbench:verilog_main_logic&rev=1550221633&do=diff * Main Data Flow file , pdf * Delay file , pdf * DelayEIFI file , pdf * Optdelay file , pdf * Decoder file , pdf * SSC file , pdf * SSCmask file , pdf * trackselection file , pdf * Delay_hpttrg file , pdf * Encoder file , pdf