ATLASトリガー回路開発用テストベンチ

回路開発用テストベンチ @ 京大 160号室

  • 配置・配線図
  • PT6 firmware

回路開発用テストベンチ @KEK 南実験準備棟

Run-1 の TGC Sector-Logicに関する資料

  • Verilog VHDLの内容の解析・解説
    • Main Logic (安定バージョン:0x11) SVN verilog_main_logic
    • Glink Monitor (Latest version:0x004) SVN
    • CPLD SVN (NoVersionブランチのものが使われている)

ソフトウエア:解説

マニュアル

Zedboard manual

testbench.txt · 最終更新: 2019/02/15 09:07 (外部編集)
CC Attribution-Share Alike 4.0 International
Driven by DokuWiki Recent changes RSS feed Valid CSS Valid XHTML 1.0